尹旭4gSY0A

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mult_piped_8x8.rar - 8位乘8位的流水线乘法器,采用Verilog hdl编写
add_tree_mult.rar - 8位加法树乘法器,实现两个8位二进制数相乘,采用verilog hdl
adder3.rar - 此源代码是基于Verilog语言的七人投票表决器 、2 个 8 位数相乘 、8 位二进制数的乘法 、同一循环的不同实现方式、使用了`include 语句的 16 位加法器 、条件编译、加法计数器中的进程、任务、测试、函数、用函数和 case语句描述的编码器、阶乘运算函数、测试程序 、顺序执行、并行执行,特别是七人投票表决器,这是我目前发现的最优的用硬件描述的源代码。
adder.rar - 此程序是用verilog语言编写的8位加法树乘法器,这种乘法器速度快,可以实现一个周期输出一个结果…
multiplier.rar - 8位乘8位的流水乘法器verilog实现
adder8_4.rar - 用Verilog HDL编写的8位加法器程序,加法器采用4级流水线的方式实现。
8-grade-4-pipeline-adder-Verilog.rar - 这是一个8位4级流水线的加法器的Verilog程序。
verilog_document.zip - 通过quartuss II实现128*128的32位的矩阵的乘法
waterline_adder.rar - 这是一个用Verilog编写的四级流水线加法器
carry_skip_adder_verilog.zip - 行波加法器能对两个n位数的各位同时进行加法运算的装置,可由n个一位加法器(全加器)并联而。本程序是它的verilog实现
add8.rar - 8位加法器 verilog + test bench
Fast-adder-design-using-verilog.rar - 用Verilog设计各种快速加法器(四位先行进位加法器、选择进位加法器、流水线加法器)
fullAdder32.rar - 阵列加法器,实现加法功能,快速加法的功能,verilog代码
Adder_Array.rar - 用verilog 实现了一个加法器阵列的计算,32位,位数可以扩展。
sobel.zip - 图像边缘检测的VERILOG实现,能准确检测图像边缘
inter_prediction(verilog).rar - H.264算法中的帧间估计部分的设计,能够实时处理720x576图像。
webCam-FPGA.zip - 使用Verilog控制美光CMOS图像处理器,并转存到SDRAM中。使用FPGA为QL的带fuse系列
ModelProjects.rar - 实现了图像处理的Verilog级,包含有七个主要 文件
verilog--examples.rar - 最经典的 verilog 代码示例100 初学者的圣经

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