mult_piped_8x8

所属分类VHDL/FPGA/Verilog
开发工具:VHDL
文件大小:1KB
澳门威尼斯人官网次数:165
上传日期:2008-11-25 20:20:19
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说明:  8位乘8位的流水线乘法器,采用Verilog hdl编写
(8 x 8-bit pipelined multiplier, used to prepare Verilog hdl)

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