Adder_Array

所属分类VHDL/FPGA/Verilog
开发工具:VHDL
文件大小:1KB
澳门威尼斯人官网次数:3
上传日期:2014-05-14 19:31:57
上 传 者蒋帅
说明:  用verilog 实现了一个加法器阵列的计算,32位,位数可以扩展。
(Verilog achieved by calculating an adder array 32, the median can be extended.)

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Adder_Array
...........\,1969,2014-04-21

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